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IDT70T3509M
High-Speed 2.5V
1024K x 36 Dual-Port Synchronous Static RAM
Commercial Temperature Range
Timing Waveform of Pipelined Read with Address Counter Advance (1)
t CYC2
CLK
t CH2
t CL2
t SA
t HA
A 0 - A 18
An
t SA
A 19 (3)
t SAD t HAD
ADS
CNTEN
t CD2
t SAD t HAD
t SCN t HCN
DATA OUT
Qx - 1 (2)
Qx
Qn
Qn + 1
Qn + 2 (2)
Qn + 3
,
(3)
t DC
READ
EXTERNAL
ADDRESS
READ WITH COUNTER
COUNTER
HOLD
READ
WITH
COUNTER
5682 drw 15a
Timing Waveform of Flow-Through Read with Address Counter Advance (1)
t CYC1
CLK
t CH1
t CL1
t SA
t HA
A 0 - A 18
An
t SA
A 19 (3)
t SAD t HAD
ADS
t SAD t HAD
t SCN t HCN
CNTEN
t CD1
DATA OUT
Qx (2)
Qn
Qn + 1
Qn + 2
Qn + 3 (2)
Qn + 4
,
t DC
(3)
READ
EXTERNAL
ADDRESS
READ WITH COUNTER
COUNTER
HOLD
READ
WITH
COUNTER
5682 drw 16a
NOTES:
1. CE 0 , OE , BE n = V IL ; CE 1 , R/ W , and REPEAT = V IH .
2. If there is no address change via ADS = V IL (loading a new address) or CNTEN = V IL (advancing the address), i.e. ADS = V IH and CNTEN = V IH , then the data
remains constant for subsequent clocks.
3. Address A 19 must be managed as part of a full depth counter implementation using the IDT70T3509M. For physical addresses 00000 H through 7FFFF H the
value of a A 19 is 0, while for physical addresses 80000 H through FFFFF H the value of A 19 is 1. The user needs to keep track of the device counter and make
sure that A 19 is actively driven from 0-to-1 or 1-to-0 and held as needed at the appropriate address boundaries for full depth counter operation. As shown this
transition reflects An = 7FFFF H or FFFFF H .
15
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